Методи та інформаційна технологія прискореного обчислення великих даних для систем розподіленої обробки інформації

Abstract

Дисертація присвячена дослідженню актуальних проблем підвищення ефективності цифрових обчислювальних засобів алгоритмів кодування/декодування завадостійких кодів шляхом зменшення складності реалізації за умови високої швидкості й великого об’єму вхідного потоку даних, із використанням особливостей і властивостей апаратної платформи сучасної мікропроцесорної техніки. У першому розділі дисертаційної роботи проаналізовано сучасний стан і перспективи прискорення обчислень у сучасних системах розподіленої обробки інформації. Особлива потреба в прискорювачах виникає у криптографічних системах та системах завадостійкого кодування, де суттєву частину всіх обчислювальних перетворень над великими даними становлять операції в полях Галуа. Проведений аналіз задачі прискорення обчислень у системах розподіленої обробки інформації виявив необхідність зменшення обчислювальної складності реалізації базових операцій, які використовуються в технологіях вирішення задачі виявлення та виправлення помилок у системах розподіленої обробки інформації, зокрема в сучасних системах радіозв’язку. Проаналізовано коди, що використовуються для коригування помилок у сучасних системах радіозв’язку, та визначені основні напрямки прискорення процесу кодування/декодування при використанні алгебраїчних кодів. На основі аналізу було визначено, що процес кодування/декодування базується на апараті арифметики скінчених полів. Таким чином, спрощення та прискорення виконання операції в полях Галуа має привести до зменшення обчислювальної складності реалізації процедур кодування/декодування завадостійких кодів. Проведений аналіз основних методів обчислень операцій у полях Галуа, виявив, що більш пріоритетною є задача спрощення та прискорення виконання операцій додавання, як складових операцій множення, піднесення до степеня та інших. На основі аналізу існуючих методів обчислень операцій у полях Галуа було зроблено висновок, що сучасні широко представлені реалізації блоків обчислення операцій у скінчених полях мають обмеження та недоліки, які призводять до зменшення використовуваності алгебраїчних кодів у вирішеннях задачі виявлення та виправлення помилок. Отже, необхідно розробити методи підвищення продуктивності спеціалізованих обчислювальних засобів із урахуванням особливостей і властивостей апаратної платформи сучасної мікропроцесорної техніки, складності реалізації та швидкодія яких задовольняла б існуючі вимоги та була прогнозованою залежно від розрядності (розміру) оброблюваних послідовностей. У другому розділі роботи проводиться удосконалення методу прискорення та зменшення апаратних витрат на реалізацію блоків виконання операцій за модулем, розробка структурних рішень та модифікація алгоритмів виконання операцій за модулем. Розроблено та запропоновано метод зменшення апаратних витрат суматора за модулем на основі одновимірного каскаду конструктивних модулів з однорідною структурою. Цей метод базується на введенні у схему ланцюгів наскрізного переносу. Ефект від впровадження цього удосконалення полягає у зменшенні обчислювальної ємнісної складності, що забезпечує зменшення апаратних витрат у середньому на 10 % порівняно з наявним базовим методом. Розроблено та запропоновано удосконалений метод зменшення обчислювальної ємнісної складності реалізації моделі суматора за модулем на основі одновимірного каскаду конструктивних модулів, який, на відміну від раніше запропонованого, використовує конструктивні модулі нерегулярного типу. Встановлено, що модифікацію методу можна застосовувати для зменшення обчислювальної складності в разі некритичності вимог до регулярності структури обчислювача. Використання модифікованого методу дозволяє зменшити обчислювальну ємнісну складність, що забезпечує зменшення апаратних витрат у середньому на 50 % порівняно з наявним базовим методом. Розроблено та запропоновано метод збільшення швидкодії суматора за модулем на основі одновимірного каскаду конструктивних модулів, який, на відміну від відомих, використовує ланцюги групового переносу, що дозволяє підвищити швидкість виконання операцій у 8 разів порівняно з реалізацією базовим методом. Запропоновано модифікацію алгоритму множення та піднесення до степеня за змінним модулем, з урахуванням особливостей застосування моделей суматорів на основі одновимірних каскадів конструктивних модулів, в якому зменшене значення нижньої оцінка часової складності. У третьому розділі запропоновано модель обчислювальних структур завадостійких кодів для виконання операцій за змінним простим модулем над числами великої розрядності, виконано її реалізацію та дослідження. Модель була створена з орієнтацією на адаптацію до елементів операційного обчислювального середовища для забезпечення можливості конструювання необхідних комбінацій виконавчих пристроїв для виконання однотипних арифметичних інструкцій за модулем над числами великої розрядності. Також у цьому розділі виконана адаптація алгоритму обчислення операції множення та піднесення до степеня за модулем з урахуванням особливостей її побудови раніше запропонованим методом одновимірного каскаду. Запропонована структура моделі та алгоритм роботи спрощеного завантаження багаторозрядних операндів до блоків виконання операції за модулем. При реалізації моделі використовувався структурний опис з використанням бібліотеки стандартних ресурсів Xilinx мовою опису апаратури VHDL. Запропонований алгоритм роботи блоку спрощеного завантаження операндів. Цей блок являє собою блок керування без логіки вибору операції, оскільки для дослідження одного конкретного обчислювача вона не потрібна, але може справляти додатковий вплив на характеристики. Розроблена модель обчислювальних структур завадостійких кодів для виконання операцій за змінним простим модулем, як і більшість подібних до неї, рідко використовуються як окрема одиниця та зазвичай являють собою частину складнішої синхронної системи. Таким чином, проведені експерименти вирішили задачу визначення максимальної тактової частоти, на якій може працювати розроблена модель без помилок у обчисленнях вихідної функції. Четвертий розділ присвячений розробці інформаційної технології прискореного обчислення великих даних для систем розподіленої обробки інформації. Інформаційна технологія базується на розроблених раніше удосконалених методах зменшення апаратних витрат та прискорення обчислення великих даних. Інформаційна технологія ґрунтується на розроблених раніше, удосконалених методах зменшення апаратних витрат та прискорення обчислення великих даних. Додатково, для доповнення технології було розроблено: проєкт обчислювальної системи на основі софтпроцесора, проєкт співпроцесора з драйверами до обчислювальної системи, набір програмних функцій мовою С, які реалізують програмне виконання базових операцій, та засоби тестування для моделі обчислювальних структур. Для автоматизації процесу створення та тестування моделей був реалізований набір скриптів та бібліотека моделей мовою VHDL, яка містить моделі обчислювальних структур. Також було розроблено архітектуру та систему команд функціональної моделі співпроцесора, орієнтованого на виконання операцій у скінченних полях.